Väylien mallintaminen VHDL-kuvauskielellä

Abstract

Työ on suoritettu osana kansallista ESV-ohjelmaa, jonka tarkoituksena on nostaa Suomen elektroniikkateollisuuden kilpailukykyä. Järjestelmätason simuloinnin tavoitteena on elektroniikkateollisuuden tuotteiden tuoton parantaminen. Tämän tekee mahdolliseksi tuotekehitysaikojen lyhentyminen, markkinoilletulon nopeutuminen sekä tuotteiden laadun paraneminen. Tavoitteena on laitteen laitteistotason sekä mahdollisesti alatason ohjelmiston osien toiminnallinen verifiointi mahdollisimman kattavasti, ohjelmallisia menetelmiä käyttäen, ennen prototyyppivaiheen alkua. Työssä pyrittiin kehittämään menetelmiä väyläpohjaisten laitteiden sekä väyliin liitettävien moduulien simuloinnin helpottamiseksi. Väyläpohjaisten järjestelmien simuloinnin ongelmana on, ettei väylän toiminnallisuutta aina saavuteta kytkemällä väylämoduulit pelkästään signaalein yhteen. Ongelmana on myös simulaattorin tuottamien monimutkaisten signaalikuvien tulkinta ja verifiointi visuaalisesti. Suunniteltaessa vain yhtä moduulia väylään ongelmana on herätteiden tai vasteiden generointi simuloitavalle moduulille. Työssä tukittiin väylämallien rakentamista VHDL-kuvauskielellä väylämoduulien suunnittelun tueksi. /Kir11